|
Details, datasheet, quote on part number:VDABA1916
| |
Datasheet text preview:
V-Data
PC-133/CL2 SDRAM Unbuffered DIMM General Description
The VDABA1816 is 32Mx64 bits Synchronous DRAM Modules, The modules are composed of sixteen 16Mx8 bits CMOS Synchronous DRAMs in TSOP-II 400mil 54pin package and one 2Kbit EEPROM in 8pin TSSOP(TSOP) package on a 168pin glassepoxy printed circuit board. The V-Data is a Dual In-line Memory Module and is intended for mounting onto 168-pins edge connector sockets. Fully synchronous operation referenced to the positive edge of the clock. All inputs and outputs are synchronized with the rising edge of the clock. The data paths are internally pipelined to achieve very high bandwidth.
VDABA1816
32Mx64bits SDRAM DIMM based on 16Mx8, 4Bank, 4K Refresh, 3.3V SDRAM
Features
·PC-133/CL2 support ·Auto refresh and self refresh ·4096 refresh cycles / 64ms ·Single 3.3±0.3V power supply ·All device pins are compatible with LVTTL interface ·Data mask function by DQM ·Serial Presence Detect with EEPROM ·Module bank : two physical bank ·PCB : B6986RAB,Height (28.00mm),double sided component, Four layers
Ordering Information.
Part No. VDABA1816 Frequency 133Mhz/CL2 Bank 4 Banks Ref. 4K Package TSOP II
Pin Assignment
FRONT SIDE BACK SIDE PIN NAME PIN NAME PIN NAME PIN NAME PIN NAME PIN NAME PIN NAME PIN NAME 1 VSS 22 NC 43 VSS 64 VSS 85 VSS 106 NC 127 VSS 148 VSS 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 DQ0 DQ1 DQ2 DQ3 VCC DQ4 DQ5 DQ6 DQ7 DQ8 VSS DQ9 DQ10 DQ11 DQ12 DQ13 VCC DQ14 DQ15 NC 23 24 25 26 VSS NC NC VCC 44 45 NC /CS2 65 66 DQ21 DQ22 DQ23 VCC DQ24 DQ25 DQ26 DQ27 VCC DQ28 DQ29 DQ30 DQ31 VSS CK2 NC WP SDA 86 87 88 89 90 91 92 93 94 95 96 97 98 99 DQ32 107 DQ33 108 VSS NC 128 CKE0 149 DQ53 129 /CS3 150 DQ54
46 DQM2 67 47 DQM3 68 NC VCC NC NC NC NC VSS DQ16 DQ17 DQ18 DQ19 VCC DQ20 NC NC CKE1 69 70 71 72 73 74 75 76 77 78 79 80 81 82 83 84
DQ34 109 NC 130 DQM6 151 DQ55 DQ35 110 VCC 131 DQM7 152 VCC VCC 111 /CAS 132 NC 153 DQ56 DQ36 112 DQM4 133 VCC 154 DQ57 DQ37 113 DQM5 134 DQ38 114 /CS1 135 DQ39 115 /RAS 136 DQ40 116 VSS 137 VSS 117 DQ41 118 DQ42 119 DQ43 120 A1 A3 A5 A7 A9 BA0 NC NC NC NC 155 DQ58 156 DQ59 157 VCC 158 DQ60
27 /WE 48 28 DQM0 49 29 DQM1 50 30 /CS0 51 31 32 33 34 35 36 NC VSS A0 A2 A4 A6 52 53 54 55 56 57
138 VSS 159 DQ61 139 DQ48 160 DQ62 140 DQ49 161 DQ63 141 DQ50 162 VSS 142 DQ51 163 143 VSS 164 CK3 NC SA0 SA1
37 A8 58 38 A10/AP 59 39 40 41 42 BA1 VCC VCC CK0 60 61 62 63
100 DQ44 121 101 DQ45 122
102 VCC 123 A11 144 DQ52 165 103 DQ46 124 VCC 145 NC 166 CK1 NC 146 147 NC NC
SCL 104 DQ47 125 VCC 105 NC 126
167 SA2 168 VCC
Rev 1 April, 2001
1
V-Data
Pin Description
PIN CK0~3 CKE0~1 NAME System Clock Clock Enable FUNCTION Active on the positive edge to sample all inputs.
VDABA1816
Masks system clock to freeze operation from the next clock cycle. CKE should be enabled at least on cycle prior new command. Disable input buffers for power down in standby
/CS0~3
Chip Select
Disables or Enables device operation by masking or enabling all input except CK, CKE and L(U)DQM
A0~A12
Address
Row / Column address are multiplexed on the same pins. Selects bank to be activated during row address latch time. Selects bank for read / write during column address latch time.
BA0~BA1 Banks Select
DQ0~DQ63 Data DQM0~7 /RAS /CAS /W E Data Mask Row Address Strobe Column Address Strobe Write Enable
Data inputs / outputs are multiplexed on the same pins. Makes data output Hi-Z, Latches row addresses on the positive edge of the CLK with /RAS low Latches Column addresses on the positive edge of the CLK with /CAS low Enables write operation and row recharge. Power and Ground for the input buffers and the core logic. EEPROM serial data I/O EEPROM clock input EEPROM address input Write Protect for Serial Presence Detect on DIMM This pin is recommended to be left No Connection on the device.
VDD/VSS Power Supply/Ground SDA SCL SA0~2 WP NC Serial data I/O Serial clock Address in EEPROM Write Protect for EEPROM No Connection
Rev 1 April, 2001
2
V-Data
Block Diagram
/S3 /S2 DQM2
VDABA1816
/S1
/S1 DQM0
DQ16 DQ17 DQ18 DQ19 DQ20 DQ21 DQ22 DQ23
DQ0 DQ1 DQ2 DQ3 DQ4 DQ5 DQ6 DQ7
DQM /CS
D10
DQ0 DQ1 DQ2 DQ3 DQ4 DQ5 DQ6 DQ7
DQM /CS
D2
DQM3
DQ0 DQ1 DQ2 DQ3 DQ4 DQ5 DQ6 DQ7
DQ0 DQ1 DQ2 DQ3 DQ4 DQ5 DQ6 DQ7
DQM /CS
D8
DQ0 DQ1 DQ2 DQ3 DQ4 DQ5 DQ6 DQ7
DQM /CS
D0
DQM1
DQ24 DQ25 DQ26 DQ27 DQ28 DQ29 DQ30 DQ31
DQ0 DQ1 DQ2 DQ3 DQ4 DQ5 DQ6 DQ7
DQM /CS
D11
DQ0 DQ1 DQ2 DQ3 DQ4 DQ5 DQ6 DQ7
DQM /CS
D3
DQ8 DQ9 DQ10 DQ11 DQ12 DQ13 DQ14 DQ15
DQM6
DQ0 DQ1 DQ2 DQ3 DQ4 DQ5 DQ6 DQ7
DQM /CS
D9
DQ0 DQ1 DQ2 DQ3 DQ4 DQ5 DQ6 DQ7
DQM /CS
D1
DQM4
DQ48 DQ49 DQ50 DQ51 DQ52 DQ53 DQ54 DQ55
DQ0 DQ1 DQ2 DQ3 DQ4 DQ5 DQ6 DQ7
DQM /CS
D14
DQ0 DQ1 DQ2 DQ3 DQ4 DQ5 DQ6 DQ7
DQM /CS
D6
DQ32 DQ33 DQ34 DQ35 DQ36 DQ37 DQ38 DQ39
DQM7
DQ0 DQ1 DQ2 DQ3 DQ4 DQ5 DQ6 DQ7
DQM /CS
D12
DQ0 DQ1 DQ2 DQ3 DQ4 DQ5 DQ6 DQ7
DQM /CS
D4
DQM5
DQ56 DQ57 DQ58 DQ59 DQ60 DQ61 DQ62 DQ63
DQ0 DQ1 DQ2 DQ3 DQ4 DQ5 DQ6 DQ7
DQM /CS
D15
DQ0 DQ1 DQ2 DQ3 DQ4 DQ5 DQ6 DQ7
DQM /CS
D7
DQ40 DQ41 DQ42 DQ43 DQ44 DQ45 DQ46 DQ47
DQ0 DQ1 DQ2 DQ3 DQ4 DQ5 DQ6 DQ7
DQM /CS
D13
DQ0 DQ1 DQ2 DQ3 DQ4 DQ5 DQ6 DQ7
DQM /CS
D5
/RAS
/CAS
/WE A0~A11 BA0/BA1
/RAS : D0 ~D15 /CAS : D0 ~D15 /WE : D0 ~D15 A0~A11:D0~D15 BA0/BA1:D0~D15
CK : 2 SDRAMs CK0 10 Ohm 3.3 pF CK : 2 SDRAMs
CK : 2 SDRAMs CK2 10 Ohm 3.3 pF CK : 2 SDRAMs
VCC VSS
CKE0
D0~D15 D0~D15
CK1 CKE : D0~D7 10 Ohm 3.3 pF VCC 10K Ohm CK : 2 SDRAMs CK : 2 SDRAMs
CK3 10 Ohm 3.3 pF
CK : 2 SDRAMs CK : 2 SDRAMs
SPD
CKE : D8~D15
CKE1
SCL WP 47K Ohms A0 A1 A2 SA2
SDA
SA0 SA1
Rev 1 April, 2001
3
|
|
