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Part: CY7C1361B
Category:
Description: 256K X 36/512K X 18 Flow-through SRAM
Company: Cypress Semiconductor Corp.
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PRELIMINARY
CY7C1361B CY7C1363B
256K x 36/512K x 18 Flow-through SRAM
Features
· Supports 133-MHz bus operations · 256K x 36/512K x 18 common I/O · Fast clock-to-output times -- 6.5 ns (for 133-MHz device) -- 7.5 ns (for 117-MHz device) · · · · · · · · -- 8.5 ns (for 100-MHz device) Two-bit wrap-around counter supporting either interleaved or linear burst sequences Separate processor and controller address strobes provide direct interface with the processor and external cache controller Synchronous self-timed writes Asynchronous output enable Single 3.3V power supply Supports 3.3V or 2.5V I/Os JEDEC-standard pinout Available as a 100-pin TQFP, 119-ball BGA, and 165-ball fBGA -- Both 2 and 3 Chip Enable Options for TQFP[1] IEEE 1149.1 JTAG-compatible Boundary Scan -- 119-ball BGA and 165-ball fBGA
Functional Description
The CY7C1361B and CY7C1363B are 3.3V, 256K x 36 and 512K x 18 Synchronous Flowthrough SRAMs, respectively, designed to interface with high-speed microprocessors with minimal glue logic. Maximum access delay from the clock rise is 6.5 ns (133-MHz device). A two-bit on-chip wraparound burst counter captures the first address in a burst sequence and automatically increments the address for the rest of the burst access. The CY7C1361B/CY7C1363B supports either the interleaved or linear burst sequences, selected by the MODE input pin. A HIGH selects an interleaved burst sequence, while a LOW selects a linear burst sequence. Burst accesses can be initiated by asserting either the Processor Address Strobe (ADSP) or the Controller Address Strobe (ADSC) at clock rise. Address advancement through the burst sequence is controlled by the ADV input. Byte write operations are qualified with the Byte Write Select (BWa,b,c,d for CY7C1361B and BWa,b for CY7C1363B) inputs. A Global Write Enable (GW) overrides all byte write inputs and writes data to all four bytes. All writes are conducted with on-chip synchronous self-timed write circuitry. Three synchronous Chip Selects (CE1, CE2, CE3[1]) and an asynchronous output enable (OE) provide for easy bank selection and output three-state control.
·
Logic Block Diagram
CLK ADV Ax GW CE1 CE2 CE 3 BWE 7C1363B BWx A[18:0] MODE ADSP DQa,b ADSC DQPa,b ZZ BWa,b OE CONTROL and WRITE LOGIC D ta CE DaQ -In REG.
256Kx36/ 512Kx18 MEMORY ARRAY
DQx DQPx
AX DQX DQPX BWX
7C1361B A[17:0] DQa,b,c,d DQPa,b,c,d BWa,b,c,d
Selection Guide
7C1361B-133 7C1363B-133 Maximum Access Time Maximum Operating Current Maximum CMOS Standby Current
Note: 1. CE3 not available on 2 Chip Enable TQFP package or 119 BGA.
7C1361B-117 7C1363B-117 7.5 220 30
7C1361B-100 7C1363B-100 8.5 180 30
Unit ns mA mA
6.5 Commercial 250 30
Cypress Semiconductor Corporation Document #: 38-05302 Rev. **
·
3901 North First Street
·
San Jose
·
CA 95134 · 408-943-2600 Revised August 16, 2002
PRELIMINARY
Pin Configurations
100-pin TQFP (3 Chip Enable)
A A CE1 CE2 BWd BWc BWb BWa CE3 VDD VSS CLK GW BWE OE ADSC ADSP ADV A A
CY7C1361B CY7C1363B
100 99 98 97 96 95 94 93 92 91 90 89 88 87 86 85 84 83 82 81
DQPc DQc DQc VDDQ VSSQ DQc DQc DQc DQc VSSQ VDDQ DQc DQc VSS/DNU[2] VDD NC VSS DQd DQd VDDQ VSSQ DQd DQd DQd DQd VSSQ VDDQ DQd DQd DQPd
1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24 25 26 27 28 29 30
CY 7C1361B (256K X 36)
80 79 78 77 76 75 74 73 72 71 70 69 68 67 66 65 64 63 62 61 60 59 58 57 56 55 54 53 52 51
NC DQPb NC DQb NC DQb VDDQ VDDQ VSSQ VSSQ NC DQb NC DQb DQb DQb DQb DQb VSSQ VSSQ VDDQ VDDQ DQb DQb DQb DQb VSS/DNU[2] VSS VDD NC NC VDD VSS ZZ DQb DQa DQb DQa VDDQ VDDQ VSSQ VSSQ DQb DQa DQb DQa DQPb DQa NC DQa VSSQ VSSQ VDDQ VDDQ NC DQa NC DQa NC DQPa
100 99 98 97 96 95 94 93 92 91 90 89 88 87 86 85 84 83 82 81
A A CE1 CE2 NC NC BWb BWa CE3 VDD VSS CLK GW BWE OE ADSC ADSP ADV A A
1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24 25 26 27 28 29 30
CY 7C1363B (512K x 18)
80 79 78 77 76 75 74 73 72 71 70 69 68 67 66 65 64 63 62 61 60 59 58 57 56 55 54 53 52 51
A NC NC VDDQ VSSQ NC DQPa DQa DQa VSSQ VDDQ DQa DQa VSS NC VDD ZZ DQa DQa VDDQ VSSQ DQa DQa NC NC VSSQ VDDQ NC NC NC
31 32 33 34 35 36 37 38 39 40 41 42 43 44 45 46 47 48 49 50
Note: 2. Pin 14 may be connected to VSS or left disconnected. Pin 14 should not be connected to VDD. This is consistent with industry standards.
Document #: 38-05302 Rev. **
MODE A A A A A1 A0
MODE A A A A A1 A0 NC NC VSS VDD NC A A A A A A A A
NC NC VSS VDD NC A A A A A A A A
31 32 33 34 35 36 37 38 39 40 41 42 43 44 45 46 47 48 49 50
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PRELIMINARY
Pin Configurations (continued)
100-pin TQFP (2 Chip Enable)
A A CE1 CE2 BWd BWc BWb BWa A VDD VSS CLK GW BWE OE ADSC ADSP ADV A A
CY7C1361B CY7C1363B
100 99 98 97 96 95 94 93 92 91 90 89 88 87 86 85 84 83 82 81
DQPc DQc DQc VDDQ VSSQ DQc DQc DQc DQc VSSQ VDDQ DQc DQc VSS/DNU[2] VDD NC VSS DQd DQd VDDQ VSSQ DQd DQd DQd DQd VSSQ VDDQ DQd DQd DQPd
1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24 25 26 27 28 29 30
CY 7C1361B (256K X 36)
80 79 78 77 76 75 74 73 72 71 70 69 68 67 66 65 64 63 62 61 60 59 58 57 56 55 54 53 52 51
NC DQPb NC DQb NC DQb VDDQ VDDQ VSSQ VSSQ NC DQb NC DQb DQb DQb DQb DQb VSSQ VSSQ VDDQ VDDQ DQb DQb DQb DQb V /DNU[2] SS VSS VDD NC NC VDD VSS ZZ DQb DQa DQb DQa VDDQ VDDQ VSSQ VSSQ DQb DQa DQb DQa DQPb DQa NC DQa VSSQ VSSQ VDDQ VDDQ NC DQa NC DQa NC DQPa
100 99 98 97 96 95 94 93 92 91 90 89 88 87 86 85 84 83 82 81
A A CE1 CE2 NC NC BWb BWa A VDD VSS CLK GW BWE OE ADSC ADSP ADV A A
1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24 25 26 27 28 29 30
CY 7C1363B (512K x 18)
80 79 78 77 76 75 74 73 72 71 70 69 68 67 66 65 64 63 62 61 60 59 58 57 56 55 54 53 52 51
A NC NC VDDQ VSSQ NC DQPDQ DQa DQa VSSQ VDDQ DQa DQa VSS NC VDD ZZ DQa DQa VDDQ VSSQ DQa DQa NC NC VSSQ VDDQ NC NC NC
31 32 33 34 35 36 37 38 39 40 41 42 43 44 45 46 47 48 49 50
MODE A A A A A1 A0 NC NC VSS VDD
Document #: 38-05302 Rev. **
MODE A A A A A1 A0
NC NC VSS VDD NC NC A A A A A A A
NC NC A A A A A A A
31 32 33 34 35 36 37 38 39 40 41 42 43 44 45 46 47 48 49 50
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PRELIMINARY
Pin Configurations (continued)
165-ball TQFP fBGA (3 Chip Enable with JTAG)
CY7C1360B (256K x 36)
CY7C1361B CY7C1363B
1 A B C D E F G H J K L M N P R
E(288) NC DQPc DQc DQc DQc DQc VSS DQd DQd DQd DQd DQPd NC MODE
2
A A NC DQc DQc DQc DQc VSS DQd DQd DQd DQd NC E(72) E(36)
3
CE1 CE2 VDDQ VDDQ VDDQ VDDQ VDDQ NC VDDQ VDDQ VDDQ VDDQ VDDQ A A
4
BWc BWd VSS VDD VDD VDD VDD VDD VDD VDD VDD VDD VSS
A
5
BWb BWa VSS VSS VSS VSS VSS VSS VSS VSS VSS VSS NC TDI
TMS
6
CE3 CLK
7
BWE GW
8
ADSC OE
9
ADV ADSP
10
A A NC DQb DQb DQb DQb NC DQa DQa DQa DQa NC A A
11
NC E(144) DQPb DQb DQb DQb DQb ZZ DQa DQa DQa DQa DQPa A A
VSS VSS VSS VSS VSS VSS VSS VSS VSS VSS E(18) A1 A0
VSS VSS VSS VSS VSS VSS VSS VSS VSS VSS NC TDO TCK
VSS VDD VDD VDD VDD VDD VDD VDD VDD VDD VSS
A
VDDQ VDDQ VDDQ VDDQ VDDQ NC VDDQ VDDQ VDDQ VDDQ VDDQ A
A
A
A
CY7C1362B (512K x 18)
1 A B C D E F G H J K L M N P R
E(288) NC NC NC NC NC NC VSS DQb DQb DQb DQb DQPb NC MODE
2
A A NC DQb DQb DQb DQb VSS NC NC NC NC NC E(72) E(36)
3
CE1 CE2 VDDQ VDDQ VDDQ VDDQ VDDQ NC VDDQ VDDQ VDDQ VDDQ VDDQ A A
4
BWb NC VSS VDD VDD VDD VDD VDD VDD VDD VDD VDD VSS
A
5
NC BWa VSS VSS VSS VSS VSS VSS VSS VSS VSS VSS NC TDI
TMS
6
CE3 CLK
7
BWE GW
8
ADSC OE
9
ADV ADSP
10
A A NC NC NC NC NC NC DQa DQa DQa DQa NC A A
11
A E(144) DQPa DQa DQa DQa DQa ZZ NC NC NC NC NC A A
VSS VSS VSS VSS VSS VSS VSS VSS VSS VSS E(18) A1 A0
VSS VSS VSS VSS VSS VSS VSS VSS VSS VSS NC TDO TCK
VSS VDD VDD VDD VDD VDD VDD VDD VDD VDD VSS
A
VDDQ VDDQ VDDQ VDDQ VDDQ NC VDDQ VDDQ VDDQ VDDQ VDDQ A
A
A
A
Document #: 38-05302 Rev. **
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PRELIMINARY
Pin Configurations (continued)
119-ball BGA (2 Chip Enable with JTAG)
CY7C1361B (256K x 36) 1 A B C D E F G H J K L M N P R T U VDDQ NC NC DQc DQc VDDQ DQc DQc VDDQ DQd DQd VDDQ DQd DQd NC NC VDDQ 2 A CE2 A DQPc DQc DQc DQc DQc VDD DQd DQd DQd DQd DQPd A NC TMS 3 A A A VSS VSS VSS BWc VSS NC VSS BWd VSS VSS VSS MODE A TDI 4 ADSP ADSC VDD NC CE1 OE ADV GW VDD CLK NC BWE A1 A0 VDD A TCK 5 A A A VSS VSS VSS BWb VSS NC VSS BWa VSS VSS VSS NC A TDO 6 A A A DQPb DQb DQb DQb DQb VDD DQa DQa DQa DQa DQPa A NC NC 7 VDDQ NC NC DQb DQb VDDQ DQb DQb VDDQ DQa DQa VDDQ DQa DQa NC ZZ VDDQ
CY7C1361B CY7C1363B
CY7C1363B (512K x 18) 1 A B C D E F G H J K L M N P R T U VDDQ NC NC DQb NC VDDQ NC DQb VDDQ NC DQb VDDQ DQb NC NC NC VDDQ 2 A CE2 A NC DQb NC DQb NC VDD DQb NC DQb NC DQPb A A TMS 3 A A A VSS VSS VSS BWb VSS NC VSS VSS VSS VSS VSS MODE A TDI 4 ADSP ADSC VDD NC CE1 OE ADV GW VDD CLK NC BWE A1 A0 VDD NC TCK 5 A A A VSS VSS VSS VSS VSS NC VSS BWa VSS VSS VSS NC A TDO 6 A A A DQPa NC DQa NC DQb VDD NC DQa NC DQa NC A A NC 7 VDDQ NC NC NC DQa VDDQ DQa NC VDDQ DQa NC VDDQ NC DQa NC ZZ VDDQ
Document #: 38-05302 Rev. **
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Others parts begin by cy
CY-1 CY-2 CY-3 CY-4 CY-5 CY-6 CY-7 CY-8 CY-9 CY-10 CY-11 CY-12 CY-13 CY-14 CY-15 CY-16 CY-17 CY-18 CY-19 CY-20 CY-21 CY-22 CY-23 CY-24 CY-25 CY-26 CY-27 CY-28 CY-29 CY-30 CY-31 CY-32 CY-33 CY-34 CY-35 CY-36 CY-37 CY-38 CY-39 CY-40 CY-41 CY-42 CY-43 CY-44 CY-45 CY-46 CY-47 CY-48 CY-49 CY-50 CY-51 CY-52
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