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Details, datasheet, quote on part number:HYMD116G725BL8-M
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Datasheet text preview:
16Mx72 bits
Registered DDR SDRAM DIMM
HYMD116G725B(L)8-M/K/H/L
DESCRIPTION
Hynix HYMD116G725B(L)8-M/K/H/L series is registered 184-pin double data rate Synchronous DRAM Dual In-Line Memory Modules (DIMMs) which are organized as 16Mx72 high-speed memory arrays. Hynix HYMD116G725B(L)8-M/ K/H/L series consists of nine 16Mx8 DDR SDRAM in 400mil TSOP II packages on a 184pin glass-epoxy substrate. Hynix HYMD116G725B(L)8-M/K/H/L series provide a high performance 8-byte interface in 5.25" width form factor of industry standard. It is suitable for easy interchange and addition. Hynix HYMD116G725B(L)8-M/K/H/L series is designed for high speed of up to 133MHz and offers fully synchronous operations referenced to both rising and falling edges of differential clock inputs. While all addresses and control inputs are latched on the rising edges of the clock, Data, Data strobes and Write data masks inputs are sampled on both rising and falling edges of it. The data paths are internally pipelined and 2-bit prefetched to achieve very high bandwidth. All input and output voltage levels are compatible with SSTL_2. High speed frequencies, programmable latencies and burst lengths allow variety of device operation in high performance memory system. Hynix HYMD116G725B(L)8-M/K/H/L series incorporates SPD(serial presence detect). Serial presence detect function is implemented via a serial 2,048-bit EEPROM. The first 128 bytes of serial PD data are programmed by Hynix to identify DIMM type, capacity and other the information of DIMM and the last 128 bytes are available to the customer.
FEATURES
· · · · · · · 128MB (16M x 72) Registered DDR DIMM based on 16Mx8 DDR SDRAM JEDEC Standard 184-pin dual in-line memory module (DIMM) Error Check Correction (ECC) Capability Registered inputs with one-clock delay Phase-lock loop (PLL) clock driver to reduce loading 2.5V +/- 0.2V VDD and VDDQ Power supply All inputs and outputs are compatible with SSTL_2 interface · · · · · · · Fully differential clock operations (CK & /CK) with 100MHz/125MHz/133MHz Programmable CAS Latency 2 / 2.5 supported Programmable Burst Length 2 / 4 / 8 with both sequential and interleave mode tRAS Lock-out function supported Internal four bank operations with single pulsed RAS Auto refresh and self refresh supported 4096 refresh cycles / 64ms
ORDERING INFORMATION
Part No.
HYMD116G725B(L)8-M HYMD116G725B(L)8-K HYMD116G725B(L)8-H HYMD116G725B(L)8-L VDD=2.5V VDDQ=2.5V
Power Supply
Clock Frequency
133MHz (*DDR266:2-2-2) 133MHz (*DDR266A) 133MHz (*DDR266B) 125MHz (*DDR200)
Interface
Form Factor
SSTL_2
184pin Registered DIMM 5.25 x 1.7 x 0.15 inch
* JEDEC Defined Specifications compliant
This document is a general product description and is subject to change without notice. Hynix Semiconductor does not assume any responsibility for use of circuits described. No patent licenses are implied. Rev. 0.3/May. 02 1
HYMD116G725B(L)8-M/K/H/L
PIN DESCRIPTION
Pin CK0, /CK1 /CS0 CKE 0 /RAS, /CAS, /WE A0 ~ A11 BA0, BA1 DQ0~DQ63 CB0~CB7 DQS0~DQS8 DM0~8 VDD /R ESET Pin Description Differential Clock Inputs Chip Select Input Clock Enable Input Commend Sets Inputs Address Bank Address Data Inputs/Outputs Data Strobe Inputs/Outputs Data Strobe Inputs/Outputs Data-in Mask Power Supply Reset Enable Pin VDDQ VSS V RE F V DDSPD SA0~SA2 SCL SDA WP V DDID DU NC FETEN Pin Description DQs Power Supply Ground Reference Power Supply Power Supply for SPD E2PROM Address Inputs E2PROM Clock E2PROM Data I/O Write Protect Flag VDD Identification Flag Do not Use No Connection FET Enable
PIN ASSIGNMENT
P in 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24 25 26 27 28 29 30 31 Name VREF DQ 0 VSS DQ 1 DQS0 DQ 2 V DD DQ 3 NC /RESET VSS DQ 8 DQ 9 DQS1 VDDQ DU DU VSS DQ10 DQ11 CKE0 VDDQ DQ16 DQ17 DQS2 VSS A9 DQ18 A7 VDDQ DQ19 53 54 55 56 57 58 59 60 61 Pin 32 33 34 35 36 37 38 39 40 41 42 43 44 45 46 47 48 49 50 51 52 Key DQ32 V DDQ DQ33 DQ S4 DQ34 VSS B A0 DQ35 DQ40 Name A5 DQ24 VSS DQ25 DQ S3 A4 VDD DQ26 DQ27 A2 Vss A1 CB 0 CB 1 VDD DQ S8 A0 CB 2 VSS CB 3 B A1 Pin 62 63 64 65 66 67 68 69 70 71 72 73 74 75 76 77 78 79 80 81 82 83 84 85 86 87 88 89 90 91 92 Name VDDQ /WE DQ41 /CAS VSS DQS5 DQ42 DQ43 VDD NC DQ48 DQ49 VSS DU DU VDDQ DQS6 DQ50 DQ51 VSS VDDID DQ56 DQ57 V DD DQS7 DQ58 DQ59 VSS WP SDA SCL Pin 93 94 95 96 97 98 99 100 101 102 103 104 105 106 107 108 109 110 111 112 113 114 115 116 117 118 119 120 121 122 123 Name VSS DQ 4 DQ 5 VDDQ DM0 DQ 6 DQ 7 VSS NC NC A13* VDDQ DQ12 DQ13 DM1 V DD DQ14 DQ15 CKE1* VDDQ BA2* DQ20 A1 2 * VSS DQ21 A1 1 DM2 V DD DQ22 A8 DQ23 145 146 147 148 149 150 151 152 153 Pin 124 125 126 127 128 129 130 131 132 133 134 135 136 137 138 139 140 141 142 143 144 key VSS DQ36 DQ37 VDD DM 4 DQ38 DQ39 VSS DQ44 Name VSS A6 DQ28 DQ29 VDDQ DM3 A3 DQ30 VSS DQ31 CB 4 CB 5 VDDQ CK0 /CK0 VSS DM8 A10 CB 6 VDDQ CB 7 Pin 154 155 156 157 158 159 160 161 162 163 164 165 166 167 168 169 170 171 172 173 174 175 176 177 178 179 180 181 182 183 184 Name /RAS DQ45 VDDQ / CS0 /CS1* DM5 VSS DQ46 DQ47 NC VDDQ DQ52 DQ53 NC, FETEN* VDD DM 6 DQ54 DQ55 VDDQ NC DQ60 DQ61 VSS DM 7 DQ62 DQ63 VDDQ SA0 SA1 SA2 VDDSPD
* These are not used on this module but may be used for other module in 184pin DIMM family
Rev. 0.3/May. 02
2
HYMD116G725B(L)8-M/K/H/L
FUNCTIONAL BLOCK DIAGRAM
/R C S 0
DQS0 DM0
DQ 0 DQ 1 DQ 2 DQ 3 DQ 4 DQ 5 DQ 6 DQ 7 DM I/ O 0 I/ O 1 I/ O 2 I/ O 3 I/ O 4 I/ O 5 I/ O 6 I/ O 7 /C S DQ S
DQS4 DM4
DQ 32 DQ 33 DQ 34 DQ 35 DQ 36 DQ 37 DQ 38 DQ 39 DM I/ O I/ O I/ O I/ O I/ O I/ O I/ O I/ O CS 0 1 2 3 4 5 6 7 DQ S
D0
D4
DQS1 DM1
DQ 8 DQ 9 DQ 10 DQ 11 DQ 12 DQ 13 DQ 14 DQ 15 DM I/ O I/ O I/ O I/ O I/ O I/ O I/ O I/ O /C S 0 1 2 3 4 5 6 7 DQ S
DQS5 DM5
DQ 40 DQ 41 DQ 42 DQ 43 DQ 44 DQ 45 DQ 46 DQ 47 DM I/ O I/ O I/ O I/ O I/ O I/ O I/ O I/ O /C S 0 1 2 3 4 5 6 7 DQ S
D1
D5
DQS2 DM2
DQ 16 DQ 17 DQ 18 DQ 19 DQ 20 DQ 21 DQ 22 DQ 23 DM I/ O I/ O I/ O I/ O I/ O I/ O I/ O I/ O /C S 0 1 2 3 4 5 6 7 DQ S
DQS6 DM6
DQ 48 DQ 49 DQ 50 DQ 51 DQ 52 DQ 53 DQ 54 DQ 55 DM I/ O I/ O I/ O I/ O I/ O I/ O I/ O I/ O /C S 0 1 2 3 4 5 6 7 DQ S
D2
D6
DQS3 DM3
DQ 24 DQ 25 DQ 26 DQ 27 DQ 28 DQ 29 DQ 30 DQ 31 DM I/ O 0 I/ O 1 I/ O 2 I/ O 3 I/ O 4 I/ O 5 I/ O 6 I/ O 7 /C S DQ S
DQS7 DM7
DQ 56 DQ 57 DQ 58 DQ 59 DQ 60 DQ 61 DQ 62 DQ 63 DM I/ O 0 I/ O 1 I/ O 2 I/ O 3 I/ O 4 I/ O 5 I/ O 6 I/ O 7 /C S DQ S
D3
D7
DQS8 DM8
CB0 CB1 CB2 CB3 CB4 CB5 CB6 CB7 DM I/ O 0 I/ O 1 I/ O 2 I/ O 3 I/ O 4 I/ O 5 I/ O 6 I/ O 7 /C S DQ S SCL WP A0 SA0 VDDSPD VDDQ VDD VREF VSS /C S 0 B A 0 -B A 1 A 0 -A 1 1 /R A S /C A S CKE0 /W E PCK /P C K C K 0 , /CK0 --------- P L L * * W ir e per clock loading table/wiring diagram s / R C S 0 -->/S0 : SDRAM s D0-D8 R B A 0 - R B A 1 -->BA0-BA1 : S D R A M s D 0 - D 8 R A 0 -R A11 -->A0 - A 1 1 : SDRAM s D0 - D 8 / R R A S --> /RAS : SDRAM s D0 - D 8 / R C A S --> /CAS : SDRAM s D0 - D 8 R C K E 0 --> CKE : SDRAM s D0 - D 8 / R W E --> /W E : SDRAM s D0 - D 8 /R E S E T
S e r i a l PD A1 SA1 A2 SA2 SDA
D8
R E G
V D D ID S t r a p : s e e Note 4 N o te s : 1 . DQ - t o - I/ O wiring m a y be changed within a byte 2 . DQ / D Q S / D M / C K E / C S relationships must be m a i n t a i n e d as shown. 3 . DQ / D Q S resistors should be 22 O h m s . 4 . VDDID strap connections(for m e m o r y device VDD, VDDQ ) ; S t r a p out :(open) : VDD=VDDQ S t r a p In (Vss) : VDD=VDDQ 5 . SDRAM placem e n t alternates btw the back and front sides for the DIM M 6 . Address and control resistors should be 22 O h m s
. == . =. .... ..
.
=
.
SPD D0 - D8 D0 - D8 D0 - D8 D0 - D8
Rev. 0.3/May. 02
3
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