|
|
Part: MC14042BFR1
Category:
Description: Quad Transparent Latch
Company: Motorola Semiconductor Products
Datasheet: Download MC14042BFR1 datasheet File size : 1086 kB
Request For quote: Find where to buy MC14042BFR1
Datasheet text preview:
MOTOROLA
SEMICONDUCTOR TECHNICAL DATA
MC14042B Quad Transparent Latch
T h e MC14042B Quad Transparent Latch is constructed with MOS P ╜ c h a n n e l and N╜channel enhancement mode devices in a single monolithic structure. Each latch has a separate data input, but all four latches share a common clock. The clock polarity (high or low) used to strobe data through the latches can be reversed using the polarity input. Information present at the data input is transferred to outputs Q and Q during the clock level which is determined by the polarity input. When the polarity input is in the logic "0" state, data is transferred during the low clock level, and when the polarity input is in the logic "1" state the transfer occurs during the high clock level. ╥ ╥ ╥ ╥ ╥ ╥ ╥ Buffered Data Inputs Common Clock Clock Polarity Control Q and Q Outputs Double Diode Input Protection Supply Voltage Range = 3.0 Vdc to 1 8 Vdc Capable of Driving Two Low╜power TTL Loads or One Low╜power Schottky TTL Load Over the Rated Temperature Range
L SUFFIX CERAMIC CASE 620 P SUFFIX PLASTIC CASE 648
D SUFFIX SOIC CASE 751B
ORDERING INFORMATION
MC14XXXBCP MC14XXXBCL MC14XXXBD Plastic Ceramic SOIC
ннннннннннннннннннннн н н н ннн н н н ннннннннннннннннннннн н н н ннннннннннннннннннннн н н н ннн н н н ннннннннннннннннннннн н н н ннннннннннннннннннннн н н н ннннннннннннннннннннн н н н ннннннннннннннннннннн н н н ннннннннннннннннннннн н н н ннннннннннннннннннннн н н н ннннннннннннннннннннн н н н ннннннннннннннннннннн н н н ннннннннннннннннннннн н н н ннннннннннннннннннннн н н н ннннннннннннннннннннн н н н ннннннннннннннннннннн н н н ннннннннннннннннннннн н н н ннннннннннннннннннннн ннннннннннннннннннн н н ннннннннннннннннннннн н н н ннннннннннннннннннннн н н н ннннннннннннннннннннн н н н ннннннннннннннннннннн н н н ннннннннннннннннннннн н н н ннннннннннннннннннннн н нннннннн н н н ннннннннннннннннннннн ннннннннннннннннннн нннннннннннннн н ннннннннннннннннннннн нннннннннннннннннн н н ннннннннннннннннннннн нннн ннннннннннннннннннннн н н ннннннннннннннннннннн
MAXIMUM RATINGS* (Voltages Referenced to VSS)
Symbol Parameter VDD Vin, Vout lin, lout PD Tstg DC Supply Voltage Value Unit V V ╜ 0.5 to + 18.0 ╠ 10 500 Input or Output Voltage (DC or Transient) ╜ 0.5 to VDD + 0.5 Input or Output Current (DC or Transient), per Pin Power Dissipation, per Package Storage Temperature mA mW ╜ 65 to + 150
TA = ╜ 55╟ to 125╟C for all packages.
PIN ASSIGNMENT
Q3 Q0 Q0 D0 CLOCK POLARITY D1 VSS 1 2 3 4 5 6 7 8 16 15 14 13 12 11 10 9 VDD Q3 D3 D2 Q2 Q2 Q1 Q1
_C
TL Lead Temperature (8╜Second Soldering) 260 _C * Maximum Ratings are those values beyond which damage to the device may occur. Temperature Derating: Plastic "P and D/DW" Packages: ╜ 7.0 mW/_C From 65_C To 125_C Ceramic "L" Packages: ╜ 12 mW/_C From 100_C To 125_C
LOGIC DIAGRAM
5 CLOCK POLARITY 6 D1 7 LATCH 2 D0 4 LATCH 1 Q0 2 Q0 3 Q1 10 Q1 9 D2 13 VDD = PIN 16 VSS = PIN 8 LATCH 3 Q2 11 Q2 12 D3 14 LATCH 4 Q3 1 Q3 15
REV 3 1/94
TRUTH TABLE
Clock 0 1 1 0 Polarity 0 0 1 1 Q Data Latch Data Latch
╘MC1404Inc. 1995 Motorola, 2B 156
MOTOROLA CMOS LOGIC DATA
нннннннннннннннннннннннннннннннннн н нн н нннннннннннннннннннннннннннннннннн н нн н нннннннннннннннннннннннннннннннннн н нн н ннн н нн н нннннннннннннннннннннннннннннннннн н нн н нннннннннннннннннннннннннннннннннн нн нн нн ннн н нн н нннннннннннннннннннннннннннннннннн н нннннннннннннннннннннннннннннннннн н н н н н н ннннннннннннннннн н нн нн ннн н нннннннннннннннннннннннннннннннннн нннннннннннннннн н н н ннн н н н н н н н н н н нннннннннннннннннннннннннннннннннн нн нн нн ннн н нннннннннннннннннннннннннннннннннн н ннн н н н н н н н н н нн нн нн ннн н нннннннннннннннннннннннннннннннннн нн нн нн ннн н нннннннннннннннннннннннннннннннннн нн нн нн ннн н нннннннннннннннннннннннннннннннннн нн нн нн ннн н нннннннннннннннннннннннннннннннннн нн нн нн ннн н нннннннннннннннннннннннннннннннннн нн нн нн ннн н нннннннннннннннннннннннннннннннннн нннннннннннннннннннннннннннннннн н нн нн ннн н нннннннннннннннннннннннннннннннннн нн нн нн ннн н нннннннннннннннннннннннннннннннннн нн нн нн ннн н нннннннннннннннннннннннннннннннннн нннннннннннннннннннннннннннннннн н нн нн ннн н нннннннннннннннннннннннннннннннннн нн нн нн ннн н ннн н н н н н н н н н н нннннннннннннннннннннннннннннннннн нн нн нн ннн н нннннннннннннннннннннннннннннннннн нннннннннннннннннннннннннннннннн н нн нн ннн н нннннннннннннннннннннннннннннннннн нн нн нн ннн н нннннннннннннннннннннннннннннннннн нн нн нн ннн н нннннннннннннннннннннннннннннннннн нн нн нн ннн н ннн н н н н н н н н н н нннннннннннннннннннннннннннннннннн нн нн нн ннн н нннннннннннннннннннннннннннннннннн нн нн нн ннн н нннннннннннннннннннннннннннннннннн нн нн нн ннн н нннннннннннннннннннннннннннннннннн нннннннннннннннннннннннннннннннн н нн нн ннн н нннннннннннннннннннннннннннннннннн нн нн нн ннн н ннн н н н н н н н н н н нннннннннннннннннннннннннннннннннн нн нн нн ннн н нннннннннннннннннннннннннннннннннн нн нн нн ннн н нннннннннннннннннннннннннннннннннн нн нн нн ннн н нннннннннннннннннннннннннннннннннн нннннннннннннннннннннннннннннннн н нн нн ннн н нннннннннннннннннннннннннннннннннн нн нн нн ннн н ннн н н н н н н н н н н нннннннннннннннннннннннннннннннннн нн нн нн ннн н нннннннннннннннннннннннннннннннннн нн нн нн ннн н нннннннннннннннннннннннннннннннннн нн нн нн ннн н нннннннннннннннннннннннннннннннннн нннннннннннннннннннннннннннннннн н нн нн ннн н нннннннннннннннннннннннннннннннннн нн нн нн ннн н ннн н н н н н н н н н н нн ннн н нннннннннннннннннннннннннннннннннн нн н нннннннннннннннннннннннннннннннннн нн нн нн ннн н нннннннннннннннннннннннннннннннннн нн нн нн ннн н нннннннннннннннннннннннннннннннннн нн нн нн ннн н нн н нннннннннннннннннннннннннннннннннн нн нн нн ннн н нннннннннннннннннннннннннннннннннн нн нн нн ннн н нннннннннннннннннннннннннннннннннн нн нн нн ннн н ннн нннн н ннн ннннннннннннннннн нн нн нн ннн н нннннннннннннннннннннннннннннннннн н нн н нннннннннннннннннннннннннннннннннн нннннннннннннннннннннннннннннннн нннннннннннннннннннннннннннннннннн нннннннннннннннннннннннннннннннннн нн нн нн ннн н ннннн нннннн нннн н н н нн нн нн ннн н н н нн н нннннннннннннннннннннннннннннннннн нннннннннннннннннннннннннннннннннн нннннннннннннннннннннннннннннннн нннннннннннннннннннннннннннннннннн н н н нн н нннннннннннннннннннннннннннннннннн нннннннннннннннннннннннннннннннннн н н н нн н нннннннннннннннннннннннннннннннннн
** The formulas given are for the typical characteristics only at 25_C. # Data labelled "Typ" is not to be used for design purposes but is intended as an indication of the IC's potential performance.
To calculate total supply current at loads other than 50 pF:
IT(CL) = IT(50 pF) + (CL ╜ 50) Vfk where: IT is in ╣A (per package), CL in pF, V = (VDD ╜ VSS) in volts, f in kHz is input frequency, and k = 0.004.
ELECTRICAL CHARACTERISTICS (Voltages Referenced to VSS)
Total Supply Current** (Dynamic plus Quiescent, Per Package) (CL = 50 pF on all outputs all buffers switching)
Quiescent Current (Per Package)
Input Capacitance (Vin = 0)
Input Current
Output Drive Current (VOH = 2.5 Vdc) (VOH = 4.6 Vdc) (VOH = 9.5 Vdc) (VOH = 13.5 Vdc)
Input Voltage "0" Level (VO = 4.5 or 0.5 Vdc) (VO = 9.0 or 1.0 Vdc) (VO = 13.5 or 1.5 Vdc)
Output Voltage Vin = VDD or 0
MOTOROLA CMOS LOGIC DATA
(VO = 0.5 or 4.5 Vdc) (VO = 1.0 or 9.0 Vdc) (VO = 1.5 or 13.5 Vdc) Vin = 0 or VDD (VOL = 0.4 Vdc) (VOL = 0.5 Vdc) (VOL = 1.5 Vdc) Characteristic "1" Level "1" Level "1" "0" Level Source Sink Symbol VOH VOL IOH IDD VIH IOL Cin VIL Iin IT VDD Vdc 5.0 10 15 5.0 10 15 5.0 10 15 5.0 5.0 10 15 5.0 10 15 5.0 10 15 5.0 10 15 5.0 10 15 15 -- ╜ 3.0 ╜ 0.64 ╜ 1.6 ╜ 4.2 4.95 9.95 14.95 0.64 1.6 4.2 Min 3.5 7.0 11 -- -- -- -- -- -- -- -- -- -- -- ╜ 55_C ╠ 0.1 0.05 0.05 0.05 Max 1.0 2.0 4.0 1.5 3.0 4.0 -- -- -- -- -- -- -- -- -- -- -- -- -- -- ╜ 2.4 ╜ 0.51 ╜ 1.3 ╜ 3.4 4.95 9.95 14.95 0.51 1.3 3.4 Min 3.5 7.0 11 IT = (1.0 ╣A/kHz) f + IDD IT = (2.0 ╣A/kHz) f + IDD IT = (3.0 ╣A/kHz) f + IDD -- -- -- -- -- -- -- -- -- -- -- ╠ 0.00001 ╜ 4.2 ╜ 0.88 ╜ 2.25 ╜ 8.8 Typ # 0.002 0.004 0.006 25_C 0.88 2.25 8.8 2.75 5.50 8.25 2.25 4.50 6.75 5.0 5.0 10 15 0 0 0 ╠ 0.1 0.05 0.05 0.05 Max 1.0 2.0 4.0 7.5 1.5 3.0 4.0 -- -- -- -- -- -- -- -- -- -- -- -- -- ╜ 1.7 ╜ 0.36 ╜ 0.9 ╜ 2.4 4.95 9.95 14.95 0.36 0.9 2.4 Min 3.5 7.0 11 -- -- -- -- -- -- -- -- -- -- -- 125_C
This device contains protection circuitry to guard against damage due to high static voltages or electric fields. However, precautions must be taken to avoid applications of any voltage higher than maximum rated voltages to this high-impedance circuit. For proper operation, Vin and Vout should be constrained to the range VSS (Vin or Vout) VDD. Unused inputs must always be tied to an appropriate logic voltage level (e.g., either VSS or VDD). Unused outputs must be left open.
╠ 1.0
0.05 0.05 0.05
Max
30 60 120
1.5 3.0 4.0
--
-- -- --
-- -- -- --
-- -- --
-- -- --
MC14042B 157
mAdc mAdc ╣Adc ╣Adc ╣Adc Unit Vdc Vdc Vdc Vdc pF
нннннннннннннннннннннннннннннннннн нннн нн нннннннннннннннннннннннннннннннннн нннн нн нннннннннннннннннннннннннннннннннн нннн нн ннн н н н н нн нннннннннннннннннннннннннннннннннн нннн нн нннннннннннннннннннннннннннннннннн нннн нн нннннннннннннннннннннннннннннннннн нннн нн нннннннннннннннннннннннннннннннннн нннннннннннннннннннннннннннннннн ннн нн нннннннннннннннннннннннннннннннннн нннн нн ннн н н н н нн нннннннннннннннннннннннннннннннннн нннн нн нннннннннннннннннннннннннннннннннн нннннннннннннннннннннннннннннннн ннн нн нннннннннннннннннннннннннннннннннн нннн нн нннннннннннннннннннннннннннннннннн нннн нн нннннннннннннннннннннннннннннннннн нннн нн ннн н н н н нн нннннннннннннннннннннннннннннннннн нннн нн нннннннннннннннннннннннннннннннннн нннн нн нннннннннннннннннннннннннннннннннн нннн нн нннннннннннннннннннннннннннннннннн нннннннннннннннннннннннннннннннн ннн нн нннннннннннннннннннннннннннннннннн нннн нн ннн н н н н нн нннннннннннннннннннннннннннннннннн нннн нн нннннннннннннннннннннннннннннннннн нннн нн нннннннннннннннннннннннннннннннннн нннн нн нннннннннннннннннннннннннннннннннн нннннннннннннннннннннннннннннннн ннн нн нннннннннннннннннннннннннннннннннн нннн нн ннн н н н н нн нннннннннннннннннннннннннннннннннн нннн нн нннннннннннннннннннннннннннннннннн нннн нн нннннннннннннннннннннннннннннннннн нннн нн нннннннннннннннннннннннннннннннннн нннннннннннннннннннннннннннннннн ннн нн нннннннннннннннннннннннннннннннннн нннн нн ннн н н н н нн нннннннннннннннннннннннннннннннннн нннн нн нннннннннннннннннннннннннннннннннн нннн нн нннннннннннннннннннннннннннннннннн нннн нн нннннннннннннннннннннннннннннннннн нннннннннннннннннннннннннннннннн ннн нн нннннннннннннннннннннннннннннннннн нннн нн ннн н н н н нн нннннннннннннннннннннннннннннннннн нннн н нннннннннннннннн нннннннннннннннннннннннннннннннннн нннн нннннннннннннннннннннннннннннннннн ннннннннннннннннннн нннн нн нн нннннннннннннннннннннннннннннннннн нннннннннннннннннннннннннннннннн нннннннннннннннннннннннннннннннннн нннннннннннннннннннннннннннннннннн нннн ннн нн нн нннннннннннннннннннннннннннннннннн нннннннннннннннннннннннннннннннннн нннн нн нннннннннннннннннннннннннннннннннн
* The formulas given are for the typical characteristics only at 25_C. # Data labelled "Typ" is not to be used for design purposes but is intended as an indication of the IC's potential performance.
SWITCHING CHARACTERISTICS* (CL = 50 pF, TA = 25_C)
Setup Time
Hold Time
Clock Pulse Rise and Fall Time
Clock Pulse Width
Propagation Delay Time, Clock to Q, Q tPLH, tPHL = (1.7 ns/pF) CL + 135 ns tPLH, tPHL = (0.66 ns/pF) CL + 57 ns tPLH, tPHL = (0.5 ns/pF) CL + 35 ns
Propagation Delay Time, D to Q, Q tPLH, tPHL = (1.7 ns/pF) CL + 135 ns tPLH, tPHL = (0.66 ns/pF) CL + 57 ns tPLH, tPHL = (0.5 ns/pF) CL + 35 ns
Output Rise and Fall Time tTLH, tTHL = (1.5 ns/pF) CL + 25 ns tTLH, tTHL = (0.75 ns/pF) CL + 12.5 ns tTLH, tTHL = (0.55 ns/pF) CL + 9.5 ns
MC14042B 158
For Power Dissipation test, each output is loaded with capacitance CL. PULSE GENERATOR 1 Characteristic 14 13 7 4 6 5 D3 D2 D1 D0 POLARITY CLOCK 16 8 VDD VSS Q0 Q0 Q1 Q1 Q2 Q2 Q3 Q3 2 3 10 9 11 12 1 15 Symbol tPLH, tPHL tPLH, tPHL tTLH, tTHL tTLH, tTHL tWH tsu th DATA INPUT Q OUTPUT Q OUTPUT VDD 5.0 10 15 5.0 10 15 5.0 10 15 5.0 10 15 5.0 10 15 5.0 10 15 5.0 10 15 20 ns tPLH 90% 10% Min 100 50 40 300 100 80 50 30 25 -- -- -- -- -- -- -- -- -- -- -- --
Figure 1. AC and Power Dissipation Test Circuit and Timing Diagram (Data to Output)
MOTOROLA CMOS LOGIC DATA
10% 90% tPHL tTLH Typ # 150 50 40 220 90 60 220 90 60 100 50 40 50 25 20 -- -- -- 0 0 0 tTHL 90% 50% 50% 1 f 10% 50% 20 ns Max 440 180 120 440 180 120 200 100 80 15 5.0 4.0 -- -- -- -- -- -- -- -- -- tPHL tTHL Unit no ╣s ns ns ns ns ns tTLH
Others parts begin by mc
|
|
|
