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Details, datasheet, quote on part number:KM736S4017H-6
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| Part: | KM736S4017H-6 |
| Category: | Memory => SRAM => 4 Mb => Ultra Speed Sync SRAM->DDR1/3 |
| Description: | Description = KM736S4017H 128K X 36 & 256K X 18 SRAM ;; Organization = 128Kx36 ;; VDD(V) = 2.5 ;; Access Time-tCD(ns) = 2.4,2.7,3.3 ;; Cycle Time(MHz) = 250,225,200,167 ;; I/o Voltage(V) = 1.5 ;; Package = 153(9x17) Pbga ;; Production Status = Eol ;; Comments = - |
| Company: | Samsung Semiconductor, Inc. |
| Datasheet: | Download KM736S4017H-6 datasheet File size : 335 kB |
| Request For quote: | Find where to buy KM736S4017H-6
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Datasheet text preview:
KM736S4017 KM718S4017
Document Title
4M DDR SYNCHRONOUS SRAM
128Kx36 & 256Kx18 SRAM
Revision History
Rev. No.
Rev. 0.0 Rev.0.5 Rev.1.0
History
Initial document. Correction on the miss print and the package size. Added 4ns cycle time (500Mbps).
Draft Data
Aug. 1998 July. 1999 Nov. 1999
Remark
Advance Preliminary Final
-1-
Nov. 1999 Rev 1.0
KM736S4017 KM718S4017
FEATURES
· 128Kx36 or 256Kx18 Organizations. · 2.5V Core/1.5V Output Power Supply. · HSTL Input and HSTL Outputs. · Single Differential HSTL Clock. · Synchronous Pipeline Mode of Operation with Self-Timed Late Write. · Free Running Active High and Active Low Echo Clock Output Pin. · Asynchronous Output Enable. · Registered Addresses, Burst Control Inputs and Data Inputs. · Registered Outputs. · Single and Double Data Rate Burst Read and Write. · 4 Count Burst Operation · JTAG 1149.1 Compatible Test Access port. · 153(9x17) Pin Ball Grid Array Package(14mm x 22mm).
128Kx36 & 256Kx18 SRAM
· Programmable Impedance Output Drivers.
Organization
Part Number KM736S4017H-4
Cycle Time 4 44 5 6 4 44 5 6
Access Time 2.4 2.4 2.7 3.3 2.4 2.4 2.7 3.3
128Kx36
KM736S4017H-44 KM736S4017H-5 KM736S4017H-6 KM718S4017H-4
256Kx18
KM718S4017H-44 KM718S4017H-5 KM718S4017H-6
FUNCTIONAL BLOCK DIAGRAM
SA[0:16]( or SA[0:17]) Address Register CE 17(or 18) 15(or 16) (Burst Address) Burst Counter (Burst Write Address) 17(or 18) 15(or 16)
2:1 MUX
Dec. Data Out
K,K
Clock Buffer
Memory Array 128Kx36 or (256Kx18) 36(or 18)x2
Data In 36(or 18)x2 W/D Array 36(or 18)x2 Write Buffer
Comparator B1 B3 Advance Control SD/DD
S/A Array Write Address Register (2 stage) CE 36(or 18)x2 2 : 1 MUX
B2
Synchronous Select & R/W control
CE R/W LD
Strobe_out Output Buffer Data Output Strobe Data Output Enable State Machine 36(or 18) DATA KQ,KQ XDIN Echo Clock Output Data In Register (2 stage)
Internal Clock Generator G
PIN DESCRIPTION
Pin Name K, K SA SA0, SA1 DQ VDD VDDQ VREF B1 B2 B3 KQ, KQ Pin Description Differential Clocks Synchronous Address Input Synchronous Burst Address Input Synchronous Data I/O Core Power Supply Output Power Supply HSTL Input Reference Voltage Load External Address Burst R/W Enable Single/Double Data Selection Differential Output Echo Clocks Pin Name G TCK TMS TDI TDO ZQ LBO MODE VSS NC Pin Description Asynchronous Output Enable JTAG Test Clock JTAG Test Mode Select JTAG Test Data Input JTAG Test Data Output Output Driver Impedance Control Input Linear Burst Order No Connect (Reserved) GND No Connection
-2-
Nov. 1999 Rev 1.0
KM736S4017 KM718S4017
PACKAGE PIN CONFIGURATIONS(TOP VIEW)
KM736S4017 (128Kx36)
1 A B C D E F G H J K L M N P R T U VSS DQ VSS DQ VSS DQ VSS DQ VSS DQ VSS DQ VSS DQ VSS DQ VSS 2 VDDQ DQ VDDQ DQ VDDQ KQ VDDQ DQ VDDQ DQ VDDQ KQ VDDQ DQ VDDQ DQ VDDQ 3 SA SA SA N.C VSS DQ VSS DQ VSS DQ VSS DQ VSS NC VDD SA TMS 4 SA VSS SA VSS VDD VDD VSS VDD VDD VSS LBO VDD VDD VSS SA VSS TDI 5 ZQ B1 G VDD VREF VDD K K VDD B2 B3 VDD VREF VDD SA1 SA0 TCK
128Kx36 & 256Kx18 SRAM
6 SA VSS SA VSS VDD VDD VSS VDD VDD VSS MODE VDD VDD VSS SA VSS TDO
7 SA SA SA NC VSS DQ VSS DQ VSS DQ VSS DQ VSS SA VDD SA NC
8 V DDQ DQ V DDQ DQ V DDQ KQ V DDQ DQ V DDQ DQ V DDQ KQ V DDQ DQ V DDQ DQ V DDQ
9 VSS DQ VSS DQ VSS DQ VSS DQ VSS DQ VSS DQ VSS DQ VSS DQ VSS
KM718S4017 (256Kx18)
1 A B C D E F G H J K L M N P R T U VSS NC VSS DQ VSS NC VSS DQ VSS NC VSS DQ VSS NC VSS DQ VSS 2 VDDQ DQ VDDQ NC VDDQ KQ VDDQ NC VDDQ DQ VDDQ NC VDDQ DQ VDDQ NC VDDQ 3 SA SA SA NC VSS NC VSS DQ VSS NC VSS DQ VSS SA V DD SA TMS 4 SA VSS SA VSS VDD VDD VSS VDD VDD VSS LBO VDD VDD VSS SA VSS TDI 5 ZQ B1 G VDD VREF VDD K K VDD B2 B3 VDD VREF VDD SA1 SA0 TCK 6 SA VSS SA VSS VDD VDD VSS VDD VDD VSS MODE VDD VDD VSS SA VSS TDO 7 SA SA SA NC V SS DQ V SS NC V SS DQ V SS NC V SS SA VDD SA NC 8 V DDQ NC V DDQ DQ V DDQ NC V DDQ DQ V DDQ NC V DDQ KQ V DDQ NC V DDQ DQ V DDQ 9 VSS DQ VSS NC VSS DQ VSS NC VSS DQ VSS NC VSS DQ VSS NC VSS
-3-
Nov. 1999 Rev 1.0
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